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半导体商导入意愿浓厚 TSV应用加温

TSV技术应用即将遍地开花。随着各大半导体厂商陆续将TSV立体堆叠纳入技术蓝图,TSV应用市场正加速起飞,包括影像感应器、功率放大器和处理器等元件,皆已开始采用;2013年以后,3D TSV技术更将由8寸晶圆逐渐迈向12寸晶圆应用。

 

三维(3D)矽穿孔(Through Silicon Via, TSV)的应用已相当广泛,目前至少用于包含影像感应器、快闪记忆体、动态随机存取记忆体(DRAM)、处理器(Processor)、现场可编程闸阵列(FPGA)、类比元件及功率放大器等元件。据专家评估,能够整合各家厂商异质晶片的究极3D IC,预估将在2015年左右问世,并且导入量产。  

CoC晶片堆叠开先河

3D IC在专家的定义中总是与TSV脱不了关联,但是进入立体堆叠的第一步,却是晶片级技术CoC(Chip on Chip)。CoC会先将晶片磨薄,并且在没应用TSV的情形下,仍可进行晶片键合,这个作法首先是由AT&T贝尔实验室所提出,而英飞凌(Infineon)在2005年时所发表铜/锌扩散焊球制程(SOLID),也是应用这种CoC互连技术。  

索尼(Sony)在2005年使用CoC技术,把微处理器(MPU)并到记忆体上,以满足PlayStation效能需求。然而当时索尼指出,想要达到预期的良率水准,仍需一段更长的时间。  

另外,在数位相机与手机的应用上,瑞萨电子(Renesas Electronics)也应用过CoC技术。他们采用的主要原因之一,是因为须要在记忆体与中央处理器(CPU)或特殊应用积体电路(ASIC)间提供更大的资料传输能力。而CoC技术另外也具有可协助减少接线端子板(Terminal Board)数目、有更快的执行速度以及更小的尺寸等好处。当时瑞萨在Ni的凸块底层金属(UBM),使用SnAg焊球,做为其微凸块(μ-bump)之用。  

当然,应用CoC技术时,厂商最注意也是其最特别的地方,在于其可供应高速资料传输的特性,因为记忆体晶片使用微凸块与逻辑IC直接互连,且应用独立的记忆体晶片,也毋须再内嵌DRAM,且不会有效能下降风险(表1)。  

另外,这种微凸块结构提供比打线接合更多的互连,且有更低的寄生电容(Parasitic Capacitance)、电阻及电感,因此会让DRAM与逻辑晶片间有更大的讯号频宽,而有更快的资料传输率。  

TSV立体堆叠应用普遍

在堆叠晶片的技术上,除了选择使用CoC技术外,正宗的选项当然是TSV技术。  

影像感应器最先采用

影像感应器是TSV技术的第一波应用(使用Backside Via);包括东芝(Toshiba)、意法半导体(ST)、三星(Samsung),以及Oki Electric(现在属于Rohm),都已经有生产线,而美光(Micron)的TSV影像感应器则已被移转到子公司Aptina。  

Tessera买了ShellCase后,已发展出可应用在影像感应器上的TSV技术。台湾的精材、日本的三洋(Sanyo)以及中国苏州的晶方皆已获得该技术授权。首德(SCHOTT)也发展出类似架构,如可用在产生低电阻与高品质电路的背面孔蚀刻及光阻剂喷洒涂膜等技术,且也准备好授权。  

研究报告指出,在互补式金属氧化物半导体(CMOS)影像感应器产品上使用背面挖洞技术,可提供较小封装尺寸的优点,如ST与Leti共同发表的产品--具有二十三个输入输出(I/O)的影像感应器,可以产生直径70微米(μm)TSV孔径,且最小可达间距是150微米。  

功率放大器藉TSV技术接地

在功率放大器的相关应用上,IBM发表过可以使用块晶(Bulk Wafer)技术来制造应用TSV的功率放大器,以0.35奈米的技术节点应用于移动式设备上。对于任何高频操作的功率放大器来说,在射极(Emitter)接地导线的电感,会减少电晶体可得的功率,为了克服这个现象,IBM选择在基底的背面进行蚀刻,以产生TSV的穿孔并且进行接地,这是他们在GaAs HBT功率放大器所做的附加动作。  

在2008年,IBM宣布开始提供此技术于其上市商品SiGe功率放大器上,其晶片尺寸为1.125毫米(mm)×1.2毫米,且有十个TSV孔,这种作法与以往接合处只能在晶片边缘四周有所不同。必要时,此种TSV技术还可以置放在靠近电能槽(Power Cell)附近,亦即能够比打线接合封装的方式减少大约20%的尺寸大小,也可以有传统打线封装电感的二十分之一,但是以结构来看,IBM的作法仍属于单一晶片,并没有做任何的晶片堆叠,可是至少有应用TSV技术。  

TSV实现更高效能处理器

现今设备的运算能力,已被CPU、快取(Cache)与主记忆体间的频宽及讯号延迟等问题所限制,使用3D IC整合堆叠技术可让微处理器缩短互连长度,因而改善系统效能。  

想要对微处理器进行3D整合堆叠时,会有两项主要挑战,首先是如何把3D堆叠制程整合到高效能微处理器制程中,主要考量是如何对张力强化的矽元件与低介电系数介电质做处理,因为这两者都对应力较为敏感;而3D堆叠通常会把元件层薄化到小于50微米,也就让元件更容易产生应力效应,还有TSV接合的区域也会在堆叠时,因热膨胀系数没有搭配好,而产生热机械应力与张力效应。  

第二个主要的挑战,则是须要解决当3D堆叠有效地增加电晶体密度后,让堆叠体在散热上更加错综复杂的问题。这是因为微处理器有更高的耗电密度,且可用的散热路径有限,处理过热的问题于是更加关键。虽然在堆叠后的微处理器结构下,散热会变得更差。  

这类产品的第一波应用,是把快取记忆体接合到处理器。在设计上,处理器会全面的被重新分区(Repartition),这将涵盖逻辑与逻辑晶片的相互堆叠空间,以便充分应用3D堆叠的好处,并达到较低的耗电与杂讯,但首先需要有更好的3D设计工具来支援Repartition。  

索尼在2012年启动应用TSV技术至新一代游戏机的CPU/图形处理器(GPU)开发计划,主要是想让PlayStation游戏机有更长的架上寿命,且藉由一系列的高规格、顶尖技术包含TSV互连的封装,不断地在其产品生命周期内更新其平台。 

TSV迈向12寸晶圆应用

最近几个月来,TSV已渐渐朝应用在12寸的晶圆上发展,但目前仍是以8寸为主要应用,几个研发联盟也都已有12寸TSV试产线,可以供材料、设备、制程等相关供应商进行研发。 

首先,表2整理8寸与12寸晶圆在未来使用TSV堆叠至少两颗晶片的应用产量,这个预测值包含各式应用,其中可以看出在2011年前,12寸晶圆的应用都仅止于研发阶段,但在2013年开始便快速发展。在那之前,各式的研发,都将于无晶圆(Fabless)、整合元件制造商(IDM)、封装厂,甚至于晶圆代工(Foundry)与封测代工厂(OSAT)进行。 

目前影像感应器产品,并没有太多的堆叠结构,但在各大厂的技术蓝图上,已将数位讯号处理器(DSP)晶片堆叠进去;其中,又以CMOS影像感应器较会使用立体堆叠。如先前所述,藉由使用背面显影技术,影像感应器可拜TSV之赐而达到更小的尺寸。 

表3是针对使用背面进行TSV制程的影像感应器所做的产量预估。值得一提的是,影像感应器已进入3D堆叠应用,并且预测将于2013年,产量可达15亿颗。由于缩小尺寸是消费者的主要偏好,这个预测实现的可能性非常地高。 

虽然仅有少数的资料探讨到3D堆叠在功率放大器上,但从2009年起,使用TSV技术来制造功率放大器的应用已有其市场,主要还是在8寸的晶圆尺寸上,由于应用面比较广,从2010年至2014年,产能将会大幅提升,表4即为使用TSV于功率放大器的应用预测。 

CPU处理器应用TSV技术,预测大概会从22奈米之后才会开始,晶片尺寸大约263平方毫米,但使用TSV堆叠DRAM于CPU处理器上,预测必须到2014年之后才会有商品出现。 

从表5可以看出应用于处理器上的TSV直至2013年后才会有产量出来,在这之前仅止于研发阶段,而且目标大多锁定12寸晶圆尺寸。 

图形处理器也可以在3D TSV技术上找到其本身的利基,辉达(NVIDIA)刚成立时,仅能够将一百万个电晶体制作在处理器上,而现在则可使用40奈米的技术将32亿个电晶体挤进单一颗图形处理器上。可是耗电仍是个大麻烦,在进入90奈米后,耗电便一直增加,藉由使用应变矽(Strained Silicon)、电轨(Power Rail)、休眠模式及多重门槛电压等技术,辉达宣称可以在20毫米×20毫米的晶片尺寸下,维持仅130瓦(W)的耗电。 

另一个问题,则是漏电流。根据辉达的说法,直流电(DC)在一开始会超过交流电压,而当电晶体有较高的门槛电压时,漏电流将更为严重,在接下来的两代图形处理器,将会有100亿个电晶体,而漏电流须设法趋近零。图形处理器需TSV,以便让逻辑晶片可以连结到DRAM与各个晶片上,而使得尺寸大大缩小。 

厂商陆续导入TSV技术

TSV技术的应用,在固态技术协会(JEDEC)宣布宽I/O介面DRAM应用TSV堆叠的标准后,才算有一个共通架构让厂商得以取得共识。不难想像,实际上还是有许多应用TSV的空间,只是基于成本、效能、可靠度、良率等不同层面的考量下,主流技术还未能转到3D IC的身上。 

话虽如此,自2008年起,陆续有半导体大厂正式将应用TSV的立体堆叠,规画到技术蓝图中,如2011年12月台积电便决定独力开发与供应TSV的制程服务。 

虽然目前在市场上已有许多的公司规划且有意导入TSV技术到自家的核心产品上,但由于成本较难估算,且价值链架构并不稳定,仍需时间来加以厘清,才可加速TSV市场应用。 

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